MEMORI INTERNAL

Memory 5.1 Semiconductor Main
Organisasi
DRAM dan SRAM
Jenis ROM
Chip Logic
Chip Packaging
Organisasi modul
Memory interleaved

5.2 Koreksi Kesalahan

5.3 DRAM Organisasi Lanjutan
DRAM sinkron
Rambus DRAM
DDR SDRAM
Cache DRAM

5.4 Direkomendasikan Reading

5.5 Syarat Key, Ulasan Pertanyaan, dan Masalah

 Kita mulai bab ini dengan survei dari semikonduktor subsistem memori utama,
termasuk ROM, DRAM, dan kenangan SRAM. Kemudian kita melihat error control
teknik yang digunakan untuk meningkatkan kehandalan memori. Setelah ini, kita melihat lebih
arsitektur canggih DRAM.

5.1 MEMORY SEMICONDUCTOR UTAMA

Dalam komputer sebelumnya, bentuk paling umum dari penyimpanan random-access untuk komputer
memori utama yang digunakan array loop feromagnetik berbentuk donat
disebut sebagai core. Oleh karena itu, memori utama sering disebut sebagai inti, istilah yang
berlanjut sampai hari ini. Munculnya, dan keuntungan dari, mikroelektronika telah lama
sejak kalah memori inti magnetik. Hari ini, penggunaan chip semikonduktor
untuk memori utama hampir universal. aspek kunci dari teknologi ini dieksplorasi
di bagian ini.

Organisasi

Elemen dasar dari memori semikonduktor adalah sel memori. Meskipun varietasteknologi elektronik yang digunakan, semua sel memori semikonduktor berbagi tertentusifat:• Mereka menunjukkan dua stabil (atau semistable) negara, yang dapat digunakan untuk mewakilibiner 1 dan 0.• Mereka mampu ditulis dalam (setidaknya sekali), untuk mengatur negara.• Mereka mampu dibaca untuk merasakan negara.Gambar 5.1 menggambarkan operasi dari sebuah sel memori. Paling umum, selmemiliki tiga terminal fungsional yang mampu membawa sinyal listrik. pilihterminal, seperti namanya, memilih sel memori untuk membaca atau menulis operasi.Terminal kontrol menunjukkan membaca atau menulis. Untuk menulis, terminal lainnyamemberikan sinyal listrik yang menetapkan keadaan sel untuk 1 atau 0. Untuk membaca, bahwaterminal yang digunakan untuk output negara sel. Rincian dari internal organisasi,berfungsi, dan waktu sel memori tergantung pada terpadu spesifikteknologi sirkuit yang digunakan dan berada di luar cakupan buku ini, kecuali singkatringkasan. Untuk tujuan kita, kita akan menganggapnya sebagai mengingat bahwa sel individu dapatdipilih untuk operasi membaca dan menulis. 
 

DRAM dan SRAM
Semua jenis memori yang kita akan mengeksplorasi dalam bab ini adalah akses acak. Itu adalah,
kata individual memori secara langsung diakses melalui kabel-dalam menangani logika.
Tabel 5.1 berisi daftar jenis utama dari memori semikonduktor. Yang paling umum
disebut sebagai random-access memory (RAM). Hal ini, pada kenyataannya, penyalahgunaan
Istilah, karena semua jenis yang tercantum dalam tabel akses acak. satu yang membedakan
karakteristik memori yang ditunjuk sebagai RAM adalah bahwa adalah mungkin
baik untuk membaca data dari memori dan menulis data baru ke dalam memori dengan mudah
dan cepat. Baik membaca dan menulis yang dicapai melalui penggunaan
sinyal listrik.
Karakteristik lain yang unik dari RAM adalah bahwa hal itu mudah menguap. Sebuah RAM
harus disediakan dengan pasokan daya konstan. Jika daya terganggu, maka
data yang hilang. Dengan demikian, RAM hanya dapat digunakan sebagai penyimpanan sementara. Dua tradisional
bentuk RAM yang digunakan di komputer DRAM dan SRAM.
DYNAMIC teknologi RAM RAM dibagi menjadi dua teknologi: dinamis dan
statis. Sebuah RAM dinamis (DRAM) dibuat dengan sel yang menyimpan data sebagai muatan
kapasitor. Ada atau tidak adanya biaya dalam kapasitor ditafsirkan sebagai
biner 1 atau 0. Karena kapasitor memiliki kecenderungan alami untuk debit, dinamis


 

162 BAB 5 / INTERNAL MEMORY

RAM membutuhkan biaya periodik menyegarkan untuk menjaga penyimpanan data. Syarat

dinamis mengacu pada kecenderungan ini muatan yang tersimpan bocor pergi, bahkan dengan kekuatan

terus diterapkan.

Gambar 5.2a adalah struktur DRAM khas untuk sel individu yang menyimpan 1 bit.

Baris alamat diaktifkan ketika nilai bit dari sel ini harus dibaca atau ditulis.

transistor bertindak sebagai saklar yang tertutup (yang memungkinkan arus mengalir) jika tegangan adalah

diterapkan pada baris alamat dan terbuka (tidak ada arus mengalir) jika tidak ada tegangan hadir pada

baris alamat.

Untuk menulis operasi, sinyal tegangan diterapkan ke baris bit; tegangan tinggi

mewakili 1, dan tegangan rendah merupakan 0 Sinyal ini kemudian diterapkan pada

baris alamat, memungkinkan biaya yang akan ditransfer ke kapasitor.

Untuk operasi baca, ketika baris alamat yang dipilih, transistor menyala

dan muatan yang tersimpan pada kapasitor adalah makan keluar ke garis sedikit dan arti

amplifier. Arti penguat membandingkan tegangan kapasitor untuk nilai referensi

dan menentukan apakah sel berisi logika 1 atau logika 0. pembacaan dari sel

pembuangan kapasitor, yang harus dikembalikan untuk menyelesaikan operasi.

Meskipun sel DRAM digunakan untuk menyimpan satu bit (0 atau 1), pada dasarnya

perangkat analog. kapasitor dapat menyimpan nilai biaya dalam kisaran; ambang batas

Nilai menentukan apakah muatan ditafsirkan sebagai 1 atau 0.

RAM statis Sebaliknya, RAM statis (SRAM) adalah perangkat digital yang menggunakan

elemen logika yang sama digunakan dalam prosesor. Dalam SRAM, nilai biner disimpan

menggunakan flip-flop konfigurasi logika-gerbang tradisional (lihat Bab 11 untuk deskripsi

dari sandal jepit). Sebuah RAM statis akan menyimpan data yang selama kekuasaan disuplai untuk itu.

Google Terjemahan untuk Bisnis:Perangkat PenerjemahPenerjemah Situs WebPeluang Pasar Global

Tentang Google TerjemahanKomunitasSelulerTentang GooglePrivasi & PersyaratanBantuanKirim masu

5.1 / SEMICONDUCTOR MAIN MEMORY 163

Gambar 5.2b adalah struktur SRAM khas untuk sel individu. empat transistor

(T1, T2, T3, T4) lintas terhubung dalam suatu pengaturan yang menghasilkan logika stabil

negara. Dalam logika state 1, titik C1 tinggi dan titik C2 rendah; dalam keadaan ini, T1 dan T4 adalah off

dan T2 dan T3 adalah on.1 Dalam logika negara 0, titik C1 rendah dan titik C2 tinggi; dalam keadaan ini,

T1 dan T4 yang dan T2 dan T3 adalah off. Kedua negara yang stabil selama langsung

saat ini (dc) tegangan diterapkan. Tidak seperti DRAM, tidak ada refresh diperlukan untuk menyimpan data.

Seperti pada DRAM, baris alamat SRAM digunakan untuk membuka atau menutup switch.

Baris alamat mengontrol dua transistor (T5 dan T6). Ketika sinyal diterapkan untuk

baris ini, dua transistor diaktifkan, memungkinkan membaca atau menulis operasi. Untuk

menulis operasi, nilai bit yang diinginkan diterapkan ke baris B, sementara komplemennya

diterapkan untuk jalur B. Hal ini akan memaksa empat transistor (T1, T2, T3, T4) ke dalam yang tepat

negara. Untuk operasi baca, nilai bit dibaca dari baris B.

SRAM VERSUS DRAM Kedua RAM statis dan dinamis yang stabil; itu adalah,

daya harus terus menerus dipasok ke memori untuk melestarikan nilai-nilai bit.

Sebuah sel memori dinamis sederhana dan lebih kecil dari sel memori statis. Dengan demikian,

DRAM lebih padat (sel lebih kecil = lebih banyak sel per satuan luas) dan lebih murah

dari SRAM yang sesuai. Di sisi lain, DRAM membutuhkan pendukung

menyegarkan sirkuit. Untuk kenangan yang lebih besar, biaya tetap dari sirkuit refresh lebih

dari diimbangi oleh lebih kecil biaya variabel sel DRAM. Dengan demikian, DRAM

cenderung disukai untuk kebutuhan memori yang besar. Titik akhir adalah bahwa SRAMs yang

agak lebih cepat dari DRAM. Karena karakteristik relatif, SRAM adalah

digunakan untuk memori cache (baik on dan off chip), dan DRAM digunakan untuk memori utama.

Jenis ROM

Seperti namanya, memori read-only (ROM) berisi pola permanen

data yang tidak dapat diubah. Sebuah ROM adalah nonvolatile; yaitu, tidak ada sumber daya

diperlukan untuk mempertahankan nilai-nilai bit dalam memori. Meskipun dimungkinkan untuk membaca ROM,

tidak mungkin untuk menulis data baru ke dalamnya. Sebuah aplikasi penting dari ROM adalah

microprogramming, dibahas di Bagian Empat. aplikasi potensial lainnya termasuk

• subrutin Perpustakaan untuk fungsi yang sering ingin

• Program Sistem

• Fungsi tabel

Untuk persyaratan sederhana berukuran, keuntungan dari ROM adalah bahwa data atau program

adalah permanen dalam memori utama dan tak perlu dimuat dari penyimpanan sekunder

alat.

Sebuah ROM dibuat seperti chip sirkuit lain yang terintegrasi, dengan data sebenarnya

kabel ke dalam chip sebagai bagian dari proses fabrikasi. Ini menyajikan dua masalah:

• Langkah penyisipan data mencakup biaya tetap relatif besar, apakah satu atau

ribuan salinan dari ROM tertentu yang dibuat.

• Tidak ada ruang untuk kesalahan. Jika salah satu bit yang salah, seluruh batch ROM harus

dibuang.

164 BAB 5 / INTERNAL MEMORY

Ketika hanya sejumlah kecil dari ROM dengan konten memori tertentu

diperlukan, alternatif yang lebih murah adalah ROM diprogram (PROM). seperti

ROM, PROM adalah nonvolatile dan dapat ditulis ke dalam hanya sekali. Untuk PROM,

proses penulisan dilakukan secara elektrik dan dapat dilakukan oleh pemasok

atau pelanggan di lain waktu daripada fabrikasi chip asli. peralatan khusus adalah

diperlukan untuk menulis atau proses "pemrograman". PROMs memberikan fleksibilitas dan

kenyamanan. ROM tetap menarik untuk volume tinggi produksi berjalan.

Variasi lain pada read-only memory adalah read-sebagian besar memori, yang

berguna untuk aplikasi di mana membaca operasi jauh lebih sering daripada menulis

operasi tapi untuk yang penyimpanan nonvolatile diperlukan. Ada tiga umum

bentuk read-sebagian besar memori: EPROM, EEPROM, dan flash memory.

The optik bisa dihapus programmable read-only memory (EPROM) dibaca

dan ditulis elektrik, seperti dengan PROM. Namun, sebelum menulis operasi, semua

sel penyimpanan harus dihapus untuk keadaan awal yang sama dengan pemaparan dari dikemas

chip yang radiasi ultraviolet. Penghapusan dilakukan oleh bersinar ultraviolet intens

cahaya melalui jendela yang dirancang ke dalam chip memori. Proses penghapusan ini

dapat dilakukan berulang-ulang; setiap penghapusan dapat mengambil sebanyak 20 menit untuk

melakukan. Dengan demikian, EPROM dapat diubah beberapa kali dan, seperti ROM dan

PROM, memegang datanya hampir tanpa batas. Untuk jumlah yang sebanding dari penyimpanan,

EPROM lebih mahal dari PROM, tetapi memiliki keuntungan dari beberapa orang

pembaruan kemampuan.

Bentuk yang lebih menarik dari baca-sebagian besar memori diprogram elektrik bisa dihapus

read-only memory (EEPROM). Ini adalah-sebagian besar membaca memori yang dapat

ditulis ke dalam setiap saat tanpa menghapus isi sebelumnya; hanya byte atau byte

ditujukan diperbarui. Operasi tulis memakan waktu jauh lebih lama daripada membaca

operasi, pada urutan beberapa ratus mikrodetik per byte. EEPROM

menggabungkan keuntungan dari nonvolatility dengan fleksibilitas yang diupdate di

menempatkan, menggunakan kontrol biasa bus, alamat, dan jalur data. EEPROM lebih mahal

dari EPROM dan juga kurang padat, mendukung lebih sedikit bit per chip.

Bentuk lain dari memori semikonduktor adalah flash memori (dinamakan demikian karena

dari kecepatan yang dapat memprogram). Pertama kali diperkenalkan pada pertengahan 1980-an,

memori flash adalah penengah antara EPROM dan EEPROM di kedua biaya dan

fungsionalitas. Seperti EEPROM, flash memori menggunakan teknologi penghapusan listrik.

Seluruh memori flash bisa dihapus dalam satu atau beberapa detik, yang jauh lebih cepat

dari EPROM. Selain itu, adalah mungkin untuk menghapus hanya blok memori daripada

seluruh Chip. Flash memory mendapatkan namanya karena microchip ini disusun sehingga

bahwa bagian dari sel memori akan terhapus dalam aksi tunggal atau "flash." Namun,

memori flash tidak menyediakan byte-tingkat penghapusan. Seperti EPROM, memori flash

hanya menggunakan satu transistor per bit, sehingga mencapai kepadatan tinggi (dibandingkan dengan

EEPROM) dari EPROM.

Chip Logic

Seperti produk sirkuit lainnya terintegrasi, memori semikonduktor datang dalam kemasan

chip (Gambar 2.7). Setiap chip berisi array sel memori.

Dalam hirarki memori secara keseluruhan, kami melihat bahwa ada trade-off antara

kecepatan, kapasitas, dan biaya. trade-off ini juga ada ketika kita mempertimbangkan organisasi

5.1 / SEMICONDUCTOR MAIN MEMORY 165

sel memori dan logika fungsional pada sebuah chip. Untuk memori semikonduktor, salah satu

masalah desain kunci adalah jumlah bit data yang dapat dibaca / ditulis pada suatu waktu. pada satu

ekstrim adalah organisasi di mana pengaturan fisik dari sel-sel dalam array adalah

sama seperti pengaturan logis (seperti yang dirasakan oleh prosesor) dari kata-kata dalam memori.

array diatur dalam kata-kata W dari B masing-masing bit. Misalnya, sebuah chip 16-Mbit bisa

disusun sebagai 1M kata 16-bit. Pada ekstrem yang lain adalah yang disebut 1-bit chip per-

organisasi, di mana data dibaca / ditulis 1 bit pada satu waktu. Kami akan menggambarkan memori

organisasi chip dengan DRAM; organisasi ROM mirip, meskipun sederhana.

Gambar 5.3 menunjukkan sebuah organisasi khas 16-Mbit DRAM. Dalam hal ini, 4 bit

dibaca atau ditulis pada suatu waktu. Logikanya, array memori diorganisasikan sebagai empat persegi

array 2048 oleh 2048 elemen. Berbagai pengaturan fisik yang mungkin. dalam setiap

kasus, elemen array yang terhubung oleh kedua horisontal (baris) dan vertikal

(Kolom) baris. Setiap garis horizontal menghubungkan ke Pilih terminal setiap sel dalam nya

baris; setiap baris vertikal menghubungkan ke terminal data-In / Rasa setiap sel dalam kolomnya.

Alamat garis memasok alamat kata yang akan dipilih. Sebanyak log2 W

baris yang diperlukan. Dalam contoh kita, 11 jalur alamat yang diperlukan untuk memilih salah satu dari 2048

baris. Ini 11 baris yang dimasukkan ke dalam decoder baris, yang memiliki 11 jalur input dan 2048

baris untuk output. Logika decoder mengaktifkan satu pun dari 2.048 output

tergantung pada pola bit pada 11 jalur input (211 = 2.048).

Tambahan 11 baris alamat memilih salah satu dari 2.048 kolom dari 4 bit per kolom.

Empat jalur data yang digunakan untuk input dan output dari 4 bit ke dan dari buffer data.

Pada input (write), pengemudi sedikit setiap baris bit diaktifkan untuk 1 atau 0 sesuai dengan

nilai dari garis data yang sesuai. Pada output (baca), nilai setiap baris bit

dilewatkan melalui penguat rasa dan disajikan dengan garis data. Baris baris

memilih yang deretan sel digunakan untuk membaca atau menulis.

Karena hanya 4 bit dibaca / ditulis untuk DRAM ini, harus ada beberapa

DRAM terhubung ke memory controller untuk membaca / menulis kata data ke bus.

Perhatikan bahwa hanya ada 11 alamat baris (A0-A10), setengah jumlah Anda

harapkan untuk 2048 * 2048 larik. Hal ini dilakukan untuk menghemat jumlah pin.

22 baris alamat diperlukan dilewatkan melalui pilih logika eksternal ke chip

dan multiplexing ke 11 baris alamat. Pertama, 11 sinyal alamat dilewatkan ke

chip untuk menentukan alamat baris dari array, dan kemudian 11 sinyal alamat lain

disajikan untuk alamat kolom. Sinyal ini disertai dengan alamat baris

pilih (RAS) dan kolom alamat pilih (CAS) sinyal untuk memberikan waktu ke chip.

menulis memungkinkan (WE) dan output mengaktifkan (OE) pin menentukan apakah

menulis atau membaca operasi dilakukan. Dua pin lainnya, tidak ditunjukkan pada Gambar 5.3, yang

ground (VSS) dan sumber tegangan (Vcc).

Sebagai samping, multiplexing mengatasi ditambah penggunaan array persegi menghasilkan

empat kali lipat dari ukuran memori dengan setiap generasi baru dari chip memori. Satu lagi

pin dikhususkan untuk menangani ganda jumlah baris dan kolom, dan ukuran

dari chip memori tumbuh dengan faktor 4.

Gambar 5.3 juga menunjukkan masuknya sirkuit penyegaran. Semua DRAM membutuhkan

operasi penyegaran. Sebuah teknik sederhana untuk menyegarkan, pada dasarnya, untuk menonaktifkan

Chip DRAM sementara semua sel data segar. Refresh kontra langkah melalui semua

dari nilai-nilai baris. Untuk setiap baris, garis keluaran dari counter penyegaran disediakan

ke decoder baris dan garis RAS diaktifkan. Data dibaca dan

ditulis kembali ke lokasi yang sama. Hal ini menyebabkan setiap sel dalam baris yang akan disegarkan.

5.1 / SEMICONDUCTOR MAIN MEMORY 167

Chip Packaging

Seperti yang telah disebutkan dalam Bab 2, sirkuit terpadu dipasang pada sebuah paket yang

berisi pin untuk koneksi ke dunia luar.

Gambar 5.4a menunjukkan contoh EPROM paket, yang merupakan chip 8-Mbit

disusun sebagai 1M * 8. Dalam hal ini, organisasi diperlakukan sebagai chip satu kata-per-

paket. Paket termasuk 32 pin, yang merupakan salah satu paket chip standar

ukuran. Pin mendukung garis sinyal berikut:

• Alamat kata yang diakses. Untuk 1M kata, total 20 (220 = 1M)

pin diperlukan (A0-A19).

• Data yang akan dibacakan, yang terdiri dari 8 baris (D0-D7).

• Catu daya ke chip (Vcc).

• Sebuah pin ground (VSS).

• Sebuah chip mengaktifkan (CE) pin. Karena mungkin ada lebih dari satu chip memori,

yang masing-masing terhubung ke bus alamat yang sama, pin CE digunakan untuk menunjukkan

apakah alamat berlaku untuk chip ini. Pin CE diaktifkan

dengan logika terhubung ke tingkat tinggi bit dari bus alamat (yaitu, alamat bit

atas A19). Penggunaan sinyal ini diilustrasikan saat.

• Sebuah program tegangan (Vpp) yang disediakan selama pemrograman (menulis operasi).

Konfigurasi DRAM pin khas ditunjukkan pada Gambar 5.4b, untuk chip 16-Mbit

disusun sebagai 4M * 4. Ada beberapa perbedaan dari chip ROM. Karena

RAM yang dapat diperbarui, pin data input / output. Menulis mengaktifkan (KAMI)

dan output mengaktifkan (OE) pin mengindikasikan apakah ini adalah menulis atau membaca operasi.

Google Terjemahan untuk Bisnis:Perangkat PenerjemahPenerjemah Situs WebPeluang Pasar Global

168 BAB 5 / INTERNAL MEMORY

Karena DRAM diakses oleh baris dan kolom, dan alamat multiplexing,

hanya 11 pin alamat diperlukan untuk menentukan 4M baris / kombinasi kolom

(211 * 211 = 222 = 4M). Fungsi dari alamat baris pilih (RAS) dan kolom

mengatasi pilih (CAS) pin dibahas sebelumnya. Akhirnya, tidak ada koneksi (NC)

pin disediakan sehingga ada bahkan jumlah pin.

Organisasi modul

Jika chip RAM hanya 1 bit per kata, maka jelas kita akan membutuhkan setidaknya

jumlah chip sama dengan jumlah bit per kata. Sebagai contoh, Gambar 5.5

menunjukkan bagaimana modul memori yang terdiri dari 256 ribu kata 8-bit bisa diatur. Untuk

256 ribu kata, alamat 18-bit yang dibutuhkan dan dipasok ke modul dari beberapa

sumber eksternal (misalnya, jalur alamat bus yang modul terpasang).

Alamat ini disajikan untuk 8 256K * 1-bit chip, yang masing-masing memberikan input /

output 1 bit.

Organisasi ini bekerja selama ukuran memori sama dengan jumlah

bit per chip. Dalam kasus di mana memori yang lebih besar diperlukan, array chip adalah

dibutuhkan. Gambar 5.6 menunjukkan organisasi yang mungkin dari memori yang terdiri dari 1M

kata dengan 8 bit per kata. Dalam hal ini, kami memiliki empat kolom chip, setiap kolom

mengandung 256 ribu kata diatur seperti pada Gambar 5.5. Untuk kata 1M, 20 jalur alamat yang

dibutuhkan. 18 bit paling signifikan yang diarahkan ke semua 32 modul. Tinggi-order

2 bit masukan untuk memilih kelompok modul logika yang mengirimkan chip memungkinkan sinyal untuk satu

dari empat kolom modul.

Memory interleaved

memori utama terdiri dari kumpulan chip memori DRAM. Sejumlah

chip dapat dikelompokkan bersama-sama untuk membentuk sebuah bank memori. Hal ini dimungkinkan untuk mengatur

bank memori dengan cara yang dikenal sebagai memori disisipkan. Setiap bank mandiri

dapat layanan memori membaca atau menulis permintaan, sehingga sistem dengan

K bank dapat melayani permintaan K secara bersamaan, meningkatkan memori membaca atau menulis

tarif dengan faktor K. Jika kata berturut-turut dari memori disimpan di berbagai

bank, maka transfer blok memori dipercepat. mengeksplorasi E Lampiran

topik memori disisipkan.

5.2 ERROR KOREKSI

Sebuah sistem memori semikonduktor tunduk kesalahan. Ini dapat dikategorikan sebagai

kegagalan keras dan kesalahan lembut. Sebuah kegagalan hard adalah cacat fisik permanen sehingga

sel memori atau sel yang terkena tidak dapat dipercaya menyimpan data tetapi menjadi terjebak di

0 atau 1 atau switch tak menentu antara 0 dan 1. kesalahan keras dapat disebabkan oleh keras

penyalahgunaan lingkungan, cacat manufaktur, dan memakai. Sebuah kesalahan lunak adalah acak,

Acara tak rusak yang mengubah isi dari satu atau lebih sel memori tanpa

merusak memori. kesalahan lunak dapat disebabkan oleh masalah pasokan listrik

atau partikel alpha. Partikel-partikel ini hasil dari peluruhan radioaktif dan menyedihkan

umum karena inti radioaktif ditemukan dalam jumlah kecil di hampir semua

bahan. Kedua kesalahan keras dan lunak yang jelas tidak diinginkan, dan yang paling utama yang modern

sistem memori termasuk logika untuk kedua mendeteksi dan mengoreksi kesalahan.

Gambar 5.7 menggambarkan secara umum bagaimana proses dilakukan. Kapan

data yang akan ditulis ke dalam memori, perhitungan, digambarkan sebagai fungsi f, dilakukan

pada data untuk menghasilkan kode. Kedua kode dan data disimpan. Demikian,

jika kata M-bit data akan disimpan dan kode ini panjang K bit, maka

ukuran sebenarnya dari kata yang tersimpan adalah M + K bit.

Ketika kata disimpan sebelumnya dibacakan, kode yang digunakan untuk mendeteksi dan mungkin

memperbaiki kesalahan. Sebuah set baru kode K bit yang dihasilkan dari data bit M dan

dibandingkan dengan bit kode diambil. perbandingannya satu dari tiga hasil:

• Tidak ada kesalahan yang terdeteksi. The diambil bit data dikirim keluar.

• Sebuah kesalahan terdeteksi, dan adalah mungkin untuk memperbaiki kesalahan. Bit data ditambah

koreksi kesalahan bit dimasukkan ke korektor, yang menghasilkan set dikoreksi

M bit untuk dikirim keluar.

• Sebuah kesalahan terdeteksi, tetapi tidak mungkin untuk memperbaikinya. Kondisi ini dilaporkan.

Kode yang beroperasi dalam mode ini disebut sebagai kesalahan-kode koreksi. SEBUAH

Kode ditandai dengan jumlah kesalahan bit dalam sebuah kata yang dapat memperbaiki dan mendeteksi.

Yang paling sederhana dari kode error-correcting adalah kode Hamming dibuat oleh

Richard Hamming di Bell Laboratories. Gambar 5.8 menggunakan diagram Venn untuk menggambarkan

penggunaan kode ini pada kata-kata 4-bit (M = 4). Dengan tiga lingkaran berpotongan,

ada tujuh kompartemen. Kami menetapkan 4 bit data ke kompartemen batin

(Figure5.8a). Kompartemen tersisa diisi dengan apa yang disebut paritas

bit. Setiap bit paritas dipilih sehingga jumlah total 1s dalam lingkaran yang bahkan

(Figure5.8b). Dengan demikian, karena lingkaran A mencakup tiga 1s data, bit paritas dalam

lingkaran diatur ke 1. Sekarang, jika kesalahan mengubah salah satu bit data (Gambar 5.8c), itu mudah

ditemukan. Dengan memeriksa bit paritas, perbedaan yang ditemukan dalam lingkaran A dan lingkaran

C tapi tidak dalam lingkaran B. Hanya satu dari tujuh kompartemen di A dan C tetapi tidak B.

Kesalahan sehingga dapat diperbaiki dengan mengubah sedikit itu.

Untuk memperjelas konsep yang terlibat, kami akan mengembangkan kode yang dapat mendeteksi dan

tunggal yang benar-bit kesalahan dalam kata-kata 8-bit.

Untuk memulai, mari kita menentukan berapa lama kode harus. Mengacu pada Gambar 5.7,

logika perbandingan menerima sebagai masukan dua nilai K-bit. Sebuah perbandingan bit-by-bit adalah

dilakukan dengan mengambil eksklusif-OR dari dua input. Hasilnya disebut sindrom

kata. Dengan demikian, masing-masing bit dari sindrom adalah 0 atau 1 sesuai dengan apakah ada atau tidak

cocok di posisi bit untuk dua input.

Oleh karena itu kata syndrome adalah K bit lebar dan memiliki jangkauan antara 0 dan

2K - 1. Nilai 0 menunjukkan bahwa tidak ada kesalahan terdeteksi, meninggalkan 2K - nilai 1 untuk

menunjukkan, jika ada kesalahan, yang sedikit adalah keliru. Sekarang, karena kesalahan bisa

terjadi pada salah satu bit data yang M atau K bit check, kita harus memiliki

2K - 1 Ú M + K

172 BAB 5 / INTERNAL MEMORY

ketimpangan ini memberikan jumlah bit yang diperlukan untuk memperbaiki kesalahan bit tunggal dalam kata

mengandung M bit data. Misalnya, untuk sebuah kata dari 8 bit data (M = 8), kita memiliki

• K = 3: 23-01 Juni 8 + 3

• K = 4: 24-01 Juli 8 + 4

Dengan demikian, delapan bit data memerlukan empat bit cek. Pertama tiga kolom Tabel 5.2

daftar jumlah bit check diperlukan untuk berbagai panjang word data.

Untuk kenyamanan, kami ingin menghasilkan sindrom 4-bit untuk data 8-bit

kata dengan karakteristik sebagai berikut:

• Jika sindrom berisi semua 0s, tidak ada kesalahan telah terdeteksi.

• Jika sindrom berisi satu dan hanya satu bit set ke 1, maka kesalahan memiliki

terjadi di salah satu dari 4 bit check. Tidak ada koreksi yang diperlukan.

• Jika sindrom berisi lebih dari satu bit set ke 1, maka nilai numerik

sindrom menunjukkan posisi bit data dalam kesalahan. bit data ini

terbalik untuk koreksi.

Untuk mencapai karakteristik ini, data dan bit check disusun menjadi

12-bit kata seperti yang digambarkan dalam Gambar 5.9. Posisi bit diberi nomor dari 1 sampai 12.

Posisi-posisi bit yang jumlahnya posisi yang kekuatan dari 2 ditetapkan sebagai cek

bit. Cek bit dihitung sebagai berikut, di mana simbol {menunjuk

eksklusif-OR operasi:

C1 = D1 {D2 {D4 {D5 {D7

C2 = D1 {D3 {D4 {D6 {D7

C4 = D2 {D3 {D4 {D8

C8 = D5 {D6 {D7 {D8

5.2 / ERROR KOREKSI 173

Setiap bit cek beroperasi pada setiap bit data yang nomor posisinya berisi 1

dalam posisi bit sama dengan jumlah posisi yang sedikit cek. Dengan demikian, posisi bit data

3, 5, 7, 9, dan 11 (D1, D2, D4, D5, D7) semua mengandung 1 di bit paling signifikan

dari jumlah posisi mereka seperti halnya C1; bit posisi 3, 6, 7, 10, dan 11 semua mengandung 1 di

posisi bit kedua, seperti halnya C2; dan seterusnya. Memandang cara lain, posisi bit n

diperiksa oleh mereka bit Ci sehingga gi = n. Misalnya, posisi 7 diperiksa dengan

bit di posisi 4, 2, dan 1; dan 7 = 4 + 2 + 1.

Mari kita memverifikasi bahwa skema ini bekerja dengan sebuah contoh. Asumsikan bahwa 8-bit

kata input 00111001, dengan data bit D1 di posisi paling kanan. perhitungan

adalah sebagai berikut:

C1 = 1 {0 {1 {1 {0 = 1

C2 = 1 {0 {1 {1 {0 = 1

C4 = 0 {0 {1 {0 = 1

C8 = 1 {1 {0 {0 = 0

Misalkan sekarang bit data 3 menopang kesalahan dan berubah dari 0 ke 1. Ketika

memeriksa bit dihitung ulang, kita memiliki

C1 = 1 {0 {1 {1 {0 = 1

C2 = 1 {1 {1 {1 {0 = 0

C4 = 0 {1 {1 {0 = 0

C8 = 1 {1 {0 {0 = 0

Ketika check bit baru dibandingkan dengan bit check tua, kata sindrom

terbentuk:

C8 C4 C2 C1

0 1 1 1

{0 0 0 1

0 1 1 0

Hasilnya adalah 0110, menunjukkan bahwa posisi bit 6, yang berisi data bit 3, adalah kesalahan.

Gambar 5.10 mengilustrasikan perhitungan sebelumnya. Data dan cek bit

diposisikan dengan benar dalam kata 12-bit. Empat dari data bit memiliki nilai 1 (berbayang

dalam tabel), dan sedikit nilai posisi mereka XOR untuk menghasilkan Hamming yang

Kode 0111, yang membentuk empat digit cek. Seluruh blok yang disimpan adalah

001101001111. Misalkan sekarang bit data 3, di bit posisi 6, menopang kesalahan dan

berubah dari 0 ke 1. blok yang dihasilkan adalah 001101101111, dengan kode Hamming dari

0111. Sebuah XOR dari kode Hamming dan semua nilai posisi bit untuk nol

Hasil data bit di 0110. Hasil nol mendeteksi kesalahan dan menunjukkan bahwa

kesalahan dalam bit posisi 6.

Kode baru saja dijelaskan dikenal sebagai (SEC) kode tunggal-error-correcting.

Lebih umum, memori semikonduktor dilengkapi dengan-kesalahan-mengoreksi tunggal,

double-kesalahan-mendeteksi (SEC-DED) kode. Seperti Tabel 5.2 menunjukkan, kode tersebut membutuhkan

satu bit tambahan dibandingkan dengan kode SEC.

Gambar 5.11 menggambarkan bagaimana kode tersebut bekerja, lagi dengan word data 4-bit.

urutan menunjukkan bahwa jika dua kesalahan terjadi (Gambar 5.11c), prosedur pengecekan

tersesat (d) dan memperburuk masalah dengan membuat kesalahan ketiga (e). Untuk mengatasi

masalah, bit kedelapan ditambahkan yang diatur sehingga total jumlah 1s dalam

diagram bahkan. Bit paritas ekstra menangkap kesalahan (f).

Kode error-correcting meningkatkan keandalan memori pada biaya

menambahkan kompleksitas. Dengan organisasi 1-bit-per-chip, kode SEC-DED umumnya

dianggap memadai. Sebagai contoh, implementasi 30XX IBM menggunakan sebuah 8-bit SECDED

kode untuk setiap 64 bit data di memori utama. Dengan demikian, ukuran memori utama

sebenarnya sekitar 12% lebih besar daripada yang jelas bagi pengguna. Komputer VAX menggunakan 7-bit

SEC-DED untuk setiap 32 bit memori, untuk overhead 22%. Sejumlah kontemporer

DRAM menggunakan 9 bit check untuk setiap 128 bit data, untuk overhead 7% [SHAR97].

Google Terjemahan untuk Bisnis:Perangkat PenerjemahPenerjemah Situs WebPeluang Pasar Global

Tentang Google TerjemahanKomunitasSelulerTentang GooglePrivasi & PersyaratanBantuanKirim masukan


5.3 ADVANCED DRAM ORGANISASI
Sebagaimana dibahas dalam Bab 2, salah satu hambatan sistem yang paling penting ketika menggunakan
prosesor berkinerja tinggi adalah antarmuka untuk memori internal utama. interface ini
adalah jalur yang paling penting dalam seluruh sistem komputer. Bangunan dasar
blok memori utama tetap chip DRAM, seperti yang terjadi selama puluhan tahun; sampai

baru-baru ini, belum ada perubahan signifikan dalam arsitektur DRAM sejak

Awal 1970-an. Chip DRAM tradisional dibatasi baik oleh arsitektur internal

dan dengan antarmuka untuk bus memori prosesor.

Kita telah melihat bahwa salah satu serangan pada masalah kinerja DRAM

memori utama telah memasukkan satu atau lebih tingkat cache SRAM berkecepatan tinggi

antara memori utama DRAM dan prosesor. Tapi SRAM jauh lebih mahal

dari DRAM, dan memperluas ukuran cache luar titik hasil berkurang tertentu

kembali.

Dalam beberapa tahun terakhir, sejumlah perangkat tambahan untuk arsitektur DRAM dasar

memiliki dieksplorasi, dan beberapa di antaranya sekarang di pasar. Skema yang saat ini

mendominasi pasar adalah SDRAM, DDR-DRAM, dan RDRAM. tabel 5.3

memberikan perbandingan kinerja. CDRAM juga telah menerima banyak perhatian.

Kami memeriksa setiap pendekatan ini dalam bagian ini.

DRAM sinkron

Salah satu bentuk yang paling banyak digunakan dari DRAM adalah DRAM sinkron

(SDRAM) [VOGL94]. Tidak seperti DRAM tradisional, yang asynchronous,

pertukaran SDRAM data dengan prosesor disinkronkan dengan sinyal clock eksternal

dan berjalan pada kecepatan penuh bus processor / memori tanpa memaksakan

menunggu negara.

Dalam DRAM khas, prosesor menyediakan alamat dan tingkat kontrol untuk

memori, yang menunjukkan bahwa satu set data di lokasi tertentu di memori harus

akan baik dibaca dari atau ditulis ke DRAM. Setelah penundaan, waktu akses,

DRAM baik menulis atau membaca data. Selama akses-waktu tunda, DRAM tersebut

melakukan berbagai fungsi internal, seperti mengaktifkan kapasitansi tinggi dari

baris dan kolom baris, penginderaan data, dan routing data melalui output

buffer. prosesor hanya harus menunggu melalui penundaan ini, sistem melambat

kinerja.

Dengan akses sinkron, DRAM memindahkan data masuk dan keluar di bawah kendali

jam sistem. Prosesor atau masalah utama lainnya instruksi dan alamat

informasi, yang terkunci oleh DRAM. DRAM kemudian merespon setelah set

jumlah siklus jam. Sementara itu, master aman dapat melakukan tugas-tugas lain sementara

SDRAM memproses permintaan.

Gambar 5.12 menunjukkan logika internal IBM 64-Mb SDRAM [IBM01], yang

khas dari organisasi SDRAM, dan Tabel 5.4 mendefinisikan berbagai tugas pin.

SDRAM mempekerjakan mode burst untuk menghilangkan waktu setup alamat dan

baris dan baris kolom waktu precharge setelah akses pertama. Dalam mode burst, serangkaian

Data bit dapat clock keluar dengan cepat setelah bit pertama telah diakses. Mode ini

berguna ketika semua bit untuk diakses dalam urutan dan pada baris yang sama dari

array sebagai akses awal. Selain itu, SDRAM memiliki beberapa-internal bank

arsitektur yang meningkatkan peluang untuk on-chip paralelisme.

Modus mendaftar dan terkait kontrol logika adalah fitur kunci lain membedakan

SDRAMs dari DRAM konvensional. Menyediakan mekanisme untuk

menyesuaikan SDRAM sesuai dengan kebutuhan sistem tertentu. Modus mendaftar menspesifikasikan

panjang burst, yang merupakan jumlah unit yang terpisah dari data sinkron makan

ke bus. register juga memungkinkan programmer untuk menyesuaikan latency antara

penerimaan permintaan membaca dan awal transfer data.

SDRAM melakukan yang terbaik ketika mentransfer blok besar data serial,

seperti untuk aplikasi seperti pengolah kata, spreadsheet, dan multimedia.

Gambar 5.13 menunjukkan contoh operasi SDRAM. Dalam hal ini, meledak

panjang adalah 4 dan latency adalah 2. meledak The perintah membaca dimulai dengan memiliki CS

dan CAS rendah sambil memegang RAS dan KAMI tinggi di tepi terbit jam. Itu

masukan alamat menentukan alamat kolom awal untuk meledak, dan mode

daftar menetapkan jenis ledakan (sequential atau interleave) dan panjang burst (1, 2,

4, 8, halaman penuh). Penundaan dari awal perintah untuk saat data dari

sel pertama muncul pada output adalah sama dengan nilai latency CAS yang diatur

dalam mode register.

178 BAB 5 / INTERNAL MEMORY

Saat ini sudah ada versi yang disempurnakan dari SDRAM, yang dikenal sebagai data rate ganda

SDRAM (DDR-SDRAM) yang mengatasi pembatasan sekali-per-siklus. DDRSDRAM

dapat mengirim data ke prosesor dua kali per siklus jam.

Rambus DRAM

RDRAM, yang dikembangkan oleh Rambus [FARM92, CRIS97], telah diadopsi oleh Intel

untuk yang prosesor Pentium dan Itanium. Hal ini telah menjadi pesaing utama untuk

SDRAM. chip RDRAM adalah paket vertikal, dengan semua pin pada satu sisi. chip

pertukaran data dengan prosesor panjang lebih dari 28 kabel tidak lebih dari 12 sentimeter.

Bus dapat mengatasi hingga 320 chip RDRAM dan berperingkat 1,6 GBps.

The RDRAM bus khusus memberikan alamat dan kontrol informasi menggunakan

asynchronous blok berorientasi protokol. Setelah 480 ns waktu akses awal,

ini menghasilkan 1,6 GBps data rate. Apa yang membuat kecepatan ini mungkin adalah bus

itu sendiri, yang mendefinisikan impedansi, clocking, dan sinyal sangat tepat. Daripada

dikendalikan oleh eksplisit RAS, CAS, R / W, dan sinyal CE digunakan dalam konvensional

DRAM, sebuah RDRAM mendapat permintaan memori melalui bus berkecepatan tinggi. Ini

permintaan berisi alamat yang diinginkan, jenis operasi, dan jumlah

byte dalam operasi itu.

Gambar 5.14 menggambarkan tata letak RDRAM. Konfigurasi ini terdiri dari

controller dan sejumlah modul RDRAM terhubung melalui bus umum.

controller di salah satu ujung dari konfigurasi, dan ujung bus

penghentian paralel jalur bus. bus meliputi 18 baris data (16 aktual

data, dua paritas) bersepeda dua kali lipat tingkat jam; yaitu, 1 bit dikirim pada terkemuka

dan mengikuti tepi masing-masing sinyal clock. Hal ini menghasilkan tingkat sinyal pada masing-masing

baris data 800 Mbps. Ada satu set terpisah dari 8 baris (RC) yang digunakan untuk alamat

dan sinyal kontrol. Ada juga sinyal jam yang dimulai pada akhir jauh dari

controller menjalar ke kontroler akhir dan kemudian loop kembali. Sebuah RDRAM

modul mengirimkan data ke controller serentak dengan jam untuk menguasai, dan

controller mengirimkan data ke RDRAM serentak dengan sinyal clock di

arah berlawanan. Jalur bus yang tersisa termasuk tegangan referensi, tanah,

dan sumber daya.

DDR SDRAM

SDRAM dibatasi oleh fakta bahwa ia hanya dapat mengirim data ke prosesor sekali per

siklus clock bus. Sebuah versi baru dari SDRAM, disebut sebagai double-data-rate SDRAM

dapat mengirim data dua kali per siklus clock, sekali pada tepi naik dari jam pulsa dan

sekali pada tepi jatuh.

DDR DRAM dikembangkan oleh JEDEC Padat Teknologi Negara

Asosiasi, Electronic Industries Alliance semikonduktor-engineering-standardisasi

tubuh. Banyak perusahaan membuat chip DDR, yang secara luas digunakan dalam

komputer desktop dan server.

Gambar 5.15 menunjukkan waktu dasar untuk DDR baca. Transfer data yang akan disinkronkan

untuk kedua tepi naik dan turunnya jam. Hal ini juga disinkronkan ke

strobe data dua arah (DQS) sinyal yang disediakan oleh memory controller

selama membaca dan oleh DRAM saat menulis. Dalam implementasi khas

180 BAB 5 / INTERNAL MEMORY

DQS diabaikan selama membaca. Penjelasan tentang penggunaan DQS pada menulis adalah

di luar lingkup kami; lihat [JACO08] untuk rincian.

Ada dua generasi perbaikan teknologi DDR.

DDR2 meningkatkan kecepatan transfer data dengan meningkatkan frekuensi operasional

chip RAM dan dengan meningkatkan buffer prefetch dari 2 bit ke 4 bit

per chip. The prefetch buffer cache memori yang terletak pada chip RAM. Itu

penyangga memungkinkan theRAM chip untuk preposisi bit untuk ditempatkan pada bus data

secepat mungkin. DDR3, diperkenalkan pada tahun 2007, meningkatkan ukuran buffer prefetch

untuk 8 bit.

Secara teoritis, modul DDR dapat mentransfer data pada clock rate di kisaran

200-600 MHz; modul DDR2 transfer pada clock rate 400 sampai 1066 MHz; dan

modul DDR3 transfer pada clock rate 800 sampai 1600 MHz. Dalam prakteknya, agak

tarif yang lebih kecil yang dicapai.

Lampiran K memberikan detail lebih lanjut tentang teknologi DDR.

Cache DRAM

Cache DRAM (CDRAM), yang dikembangkan oleh Mitsubishi [HIDA90, ZHAN01], terintegrasi

SRAM cache yang kecil (16 Kb) ke sebuah chip DRAM generik.

SRAM pada CDRAM dapat digunakan dalam dua cara. Pertama, dapat digunakan sebagai

Cache benar, yang terdiri dari sejumlah baris 64-bit. Modus cache CDRAM yang

efektif untuk akses random biasa untuk memori.

SRAM pada CDRAM juga dapat digunakan sebagai penyangga untuk mendukung serial

Akses dari blok data. Misalnya, untuk me-refresh layar bit-dipetakan, CDRAM yang

dapat prefetch data dari DRAM ke dalam buffer SRAM. akses berikutnya

dengan hasil chip mengakses semata-mata untuk SRAM

5.4 DIREKOMENDASIKAN READING

[PRIN97] memberikan perawatan yang komprehensif dari teknologi memori semikonduktor,

termasuk SRAM, DRAM, dan kenangan flash. [SHAR97] mencakup bahan yang sama, dengan

lebih menekankan pada isu-isu pengujian dan kehandalan. [SHAR03] dan [PRIN02] fokus pada lanjutan

DRAM dan SRAM arsitektur. Untuk mendalam di DRAM, lihat [JACO08] dan

[KEET01]. [CUPP01] memberikan perbandingan kinerja yang menarik dari berbagai DRAM

skema. [BEZ03] adalah pengenalan yang komprehensif untuk flash teknologi memori.

Penjelasan yang baik dari kesalahan-kode koreksi terkandung dalam [MCEL85]. Untuk lebih dalam

studi, berharga perawatan buku-panjang yang [ADAM91] dan [BLAH83]. A dibaca teoritis

dan pengobatan matematika kesalahan-kode koreksi adalah [ASH90]. [SHAR97] mengandung

survei yang baik dari kode yang digunakan dalam ingatan utama kontemporer.

5.5 ISTILAH KUNCI, PERTANYAAN REVIEW, DAN MASALAH

Syarat utama

ulasan Pertanyaan

5.1 Apa sifat utama dari memori semikonduktor?

5.2 Apakah dua interpretasi dari random-access memory jangka?

5.3 Apa perbedaan antara DRAM dan SRAM dalam hal aplikasi?

5.4 Apa perbedaan antara DRAM dan SRAM dalam hal karakteristik seperti

kecepatan, ukuran, dan biaya?

5.5 Jelaskan mengapa satu jenis RAM dianggap analog dan digital lainnya.

5.6 Apa adalah beberapa aplikasi untuk ROM?

5.7 Apa perbedaan antara EPROM, EEPROM, dan flash memory?

5.8 Jelaskan fungsi dari setiap pin pada Gambar 5.4b.

182 BAB 5 / INTERNAL MEMORY

5.9 Apa yang dimaksud dengan bit paritas?

5.10 Bagaimana sindrom untuk kode Hamming ditafsirkan?

5.11 Bagaimana SDRAM berbeda dari DRAM biasa?

masalah

5.1 Sarankan alasan mengapa RAM secara tradisional telah diselenggarakan karena hanya 1 bit per chip

sedangkan ROM biasanya diselenggarakan dengan beberapa bit per chip.

5.2 Pertimbangkan RAM dinamis yang harus diberikan siklus penyegaran 64 kali per ms. Setiap

Operasi penyegaran membutuhkan 150 ns; siklus memori membutuhkan 250 ns. Berapa persentase

total waktu operasi memori ini harus diberikan kepada refresh?

5.3 Gambar 5.16 menunjukkan diagram timing yang disederhanakan untuk DRAM membaca operasi lebih bus.

Waktu akses dianggap berlangsung dari t1 ke t2. Lalu ada waktu mengisi ulang, yang berlangsung

dari t2 ke t3, di mana chip DRAM harus mengisi ulang sebelum prosesor

dapat mengaksesnya lagi.

Sebuah. Asumsikan bahwa waktu akses adalah 60 ns dan waktu mengisi ulang adalah 40 ns. Apakah yang

waktu siklus memori? Berapa maksimum data rate DRAM ini dapat mempertahankan, dengan asumsi

output 1-bit?

b. Membangun 32-bit sistem memori yang luas menggunakan hasil chip ini data apa

transfer rate?

5.4 Gambar 5.6 menunjukkan bagaimana membangun modul chip yang dapat menyimpan 1 MByte Berbasis

pada kelompok empat chip 256-Kbyte. Katakanlah modul ini chip dikemas sebagai

chip tunggal 1-Mbyte, di mana ukuran kata adalah 1 byte. Berikan diagram chip tingkat tinggi

bagaimana membangun sebuah memori komputer 8-Mbyte menggunakan delapan chip 1-Mbyte. Pastikan untuk

menunjukkan garis alamat dalam diagram Anda dan apa yang baris alamat yang digunakan untuk.

5.5 Pada sistem berbasis 8086 Intel khas, terhubung melalui bus sistem ke memori DRAM,

untuk operasi baca, RAS diaktifkan oleh tepi trailing Alamat Aktifkan

sinyal (Gambar 3.19). Namun, karena propagasi dan penundaan lainnya, RAS tidak pergi

aktif sampai 50 ns setelah Alamat Aktifkan kembali ke rendah. Asumsikan yang terakhir terjadi pada

tengah semester kedua T1 negara (agak lebih awal dari pada Gambar 3.19). Data

dibaca oleh prosesor pada akhir T3. Untuk presentasi tepat waktu ke prosesor,

Namun, data harus tersedia 60 ns sebelumnya oleh memori. interval ini menyumbang

5.5 / KUNCI SYARAT, PERTANYAAN REVIEW, DAN MASALAH 183

penundaan propagasi sepanjang jalur data (dari memori ke prosesor) dan prosesor

Data terus persyaratan waktu. Asumsikan tingkat clocking dari 10 MHz.

Sebuah. Seberapa cepat (waktu akses) seharusnya DRAM jika ada negara menunggu harus dimasukkan?

b. Berapa banyak negara menunggu kita harus memasukkan per memori membaca operasi jika

waktu akses dari DRAM adalah 150 ns?

5.6 Memori dari mikro tertentu dibangun dari 64K * 1 DRAM. Menurut

untuk lembar data, array sel dari DRAM ini disusun dalam 256 baris. Setiap

baris harus refresh setiap 4 ms setidaknya sekali. Misalkan kita menyegarkan ingatan pada

secara ketat periodik.

Sebuah. Apa adalah periode waktu antara permintaan penyegaran berturut?

b. Berapa lama counter alamat penyegaran yang kita butuhkan?

5.7 Gambar 5.17 menunjukkan salah satu SRAMs awal, 16 * 4 Signetics 7489 chip, yang

menyimpan 16 kata 4-bit.

(B) Tabel kebenaran

(C) kereta Pulse

operasi

Mode

input Output

184 BAB 5 / INTERNAL MEMORY

Sebuah. Daftar modus operasi dari chip untuk setiap pulsa masukan CS ditunjukkan pada Gambar 5.17c.

b. Daftar isi memori dari lokasi kata 0 sampai 6 setelah pulsa n.

c. Bagaimana keadaan data output akan mendorong untuk h pulsa masukan melalui m?

5.8 Desain memori 16-bit dari total kapasitas 8192 bit menggunakan chip SRAM ukuran 64 * 1

sedikit. Berikan konfigurasi array chip di papan memori menunjukkan semua yang diperlukan

input dan output sinyal untuk menugaskan memori ini ke ruang alamat terendah.

Desain harus memungkinkan untuk kedua byte dan kata 16-bit akses.

5.9 Unit umum ukuran untuk tingkat kegagalan komponen elektronik Kegagalan

Unit (FIT), dinyatakan sebagai tingkat kegagalan per miliar jam perangkat. lain juga

dikenal tetapi ukuran kurang digunakan adalah rata-rata waktu antara kegagalan (MTBF), yang merupakan

Rata-rata waktu operasi dari komponen tertentu sampai gagal. Mempertimbangkan 1 MB

memori dari mikroprosesor 16-bit dengan 256 ribu * 1 DRAM. Hitung MTBF nya

dengan asumsi 2000 FITS untuk setiap DRAM.

5.10 Untuk kode Hamming ditunjukkan pada Gambar 5.10, menunjukkan apa yang terjadi ketika sedikit cek

daripada bit data kesalahan?

5.11 Misalkan kata data 8-bit yang tersimpan dalam memori 11000010. Menggunakan algoritma Hamming,

menentukan apa bit cek akan disimpan dalam memori dengan kata data.

Menunjukkan bagaimana Anda mendapat jawaban Anda.

5.12 Untuk 8-bit kata 00.111.001, cek bit disimpan dengan itu akan 0111. Misalkan

ketika kata dibaca dari memori, bit cek dihitung menjadi 1101. Apa

kata data yang dibacakan dari memori?

5.13 Berapa banyak bit check yang diperlukan jika kode koreksi kesalahan Hamming digunakan untuk

mendeteksi kesalahan bit tunggal dalam word data 1024-bit?

5.14 Mengembangkan kode SEC untuk kata data 16-bit. Menghasilkan kode untuk word data

0101000000111001. Tunjukkan bahwa kode dengan benar akan mengidentifikasi kesalahan dalam data bit 5